#1楼主：带ARM核的双CPU数字信号处理器

文章发表于：2007-10-17 02:10

引言

TMS320VC5470（简称5470）是集成了基于TMS320C54x体系结构的DSP子系统和基于ARM7TDMI核的RISC微控制器子系统的CPU定点数字信号处理器。它与以前的器件相比，提高了速度、降低了功耗，并且在很大程度上提高了编程灵活性，有利于对产品的软硬件升级，用于实现具有特殊功能的产品。通过合理安排软硬件资源，还可以节省投资，加速上市时间。



1 TMS320VC5470特性及功能框图

*集成了1个TMS320C54x体系结构的DSP和1个ARM7TDMI RISC MCU的双CPU处理器；

*带有72K×16位集成SRAM的16位低功耗DSP，速度可高达100MHz；

*用于DSP和MCU子系统的先进电源管理和低功耗模式；

*集成的DSP子系统外围，包括2个高速的全双工多通道缓冲串口McBSPs，使DSP核可以与编解码器（CODEC）直接接口；具有6个独立通道的DMA控制器；ARM端接口（port interface）为MCU子系统和DSP子系统的CPU之间进行有效的信息交换提供了2K×16位的共享存储器接口；外存储器接口EMIF（External Memory Interface）；可以将外部总线周期扩展到14个机器周期的软件可编程等待状态生器；1个用于控制功能的软件可编程的硬件定时器；可编程的锁相环PLL时钟发生器。

*带有16K字节集成SRAM和仿真性能增强型的ARM7TDMI RISC微控制器核，使运行速度可高达47.5MHz；

*集成的MCU子系统外围，包括通用异步收发器UART、支持SIR协议的UART/IrDA接口、串行外围接SPI、36个通用I/O引脚、I2C接口、2个通用定时器、1个看门狗定时器、中断处理器、支持Flash/SRAM/SDRAM/ROM的外部存储接口、对MCU外围灵活的时钟管理、可编程的锁相环时钟发生器。

*基于片上扫描的仿真逻辑，DSP和MCU核的IEEE标准1149.1+（JTAG）边界扫描逻辑；

*支持DSP和MCU核的基于扫描的仿真。

图1为TMS320VC5470器件的功能框图。此器件由DSP和MCU 2个子系统构成。



2 DSP子系统功能介绍

DSP子系统是基于TMS320C54x、片上存储器和外围的，并且与其它的C54x产品代码兼容。DSP子系统包括DSP CPU核、用于产生时钟的锁相环、与外部并行设备连接的接口、1个定时器、72K字的RAM、2个多通道缓冲串口、1个允许MCU访问DSP子系统某部分存储器映射的接口以及1个JTAG接口。

（1）DSP核

5470器件中DSP子系统的定点数字信号处理器（DSP）采用的是先进的改进型哈佛体系结构，其中有1条程序存储器总线和3条数据存储器总线。此处理器提供具有高度并行性的算术逻辑单元（ALU）、专用硬件逻辑、片上存储器以及附加的片上外设。DSP操作的速度和灵活性的基础是其高度专用性的指令集。

程序和数据空间的分离以及4条并行总线允许对程序的指令和数据进行同时访问，每条总线访问不同的存储器空间以实现不同的DSP操作，从而提供了高度的并行性。在1个单周期中可以执行2次读操作和1次写操作。并行存储的指令和特定应用的指令可以完全利用这种结构。另外，数据可以数据和程序空间之间进行传输。这种并行性保证了包含算术、逻辑和位运算的强大的操作指令集都可以在1个机器周期内完成。DSP子系统还包含1个专门用于在线仿真的仿真端口，此端口直接被TI公司的扩展型开发系统（XDS）硬件仿真器访问并提供仿真。除此之外，5470的DSP子系统还包括控制机制，用于管理重复操作、函数调用和DSP中断。

（2）DSP存储器

5470器件提供72K字的片上RAM如下：40K字的程序空间单边访问RAM（SARAM）、16K字的数据空间双边访问RAM（DARAM）和16K字数据空间单边访问RAM（SARAM）。每一个DARAM块可以在1个机器周期内执行2次DSP访问。DSP子系统在1个机器周期内还可以执行对分离的存储块的多个访问。在一次正常的复位之后，地址0x0000～0x7FFF之间的数据空间RAM块只被映射为数据存储空间，址0x06000～0x0FFFF之间的程序空间RAM块只被映射为程序空间。DSP存储器映射有2种模式：正常模式和API启动模式。复位、中断和陷阱向量均位于程序空间。当出现陷阱时，处理器将陷阱地址加载到程序计数器（PC），并从这个向量位置开始执行代码。器件复位后，复位、中断和陷阱向量映射到程序空间的地址FF80h。然而这些向量可以通过加载中断向量指针（IPTR）重新使之映射到程序空间中的任何128字页面的开始地址。

（3）DSP寄存器

5470器件有27个寄存器映射的CPU寄存器（MMR），它们映射到地址为0H～1FH之间的数据存储器空间。此器件还有1个与外围相关的存储器映射的寄存器组。

5470器件的分体切换控制寄存器BCSR（Bank-Switching Control Register）既控制着与5409类似的分体切换等待状态的发生，也控制着5470的一些特性。分体切换等待状态，指DSP子系统交叉访问程序或数据存储器空间内的存储器分体边界时，自动插入1个周期。当交叉访问数据空间和程序空间的边界时，也会自动插入1个分体切换等待状态。BSCR所控制的5470的特性包括对一些DSP子系统外存储器接口功能配置的控制，以及一些有关MCU可以用来访问DSP子系统某RAM部分接口的内容。BSCR寄存器还为DSP提供了些对ARM编程接口的控制，这一机制使得MCU可以访问数字信号处理器的内部RAM部分。此外，还包括对API模式（APIMODE位）、1个MCU中断（HINT位）、DSP存储器映射选择（ABMDIS位）的控制。图2给出了BSCR寄存器的位结构，表1列出了各字段的功能。

表1 分体切换控制寄存器位字段的功能

（4）DSP外围

DSP子系统提供了与5409类似的高速全双工串口——2个多通道缓冲串口（McBSPs）。它们允许与其它的54x设备、编解码器及系统中的其它设备进行直接接口。

DSP子系统包括1个6通道的DMA控制器，用于执行独立的数据传输。在DMA控制器进行DMA传输时有几点限制；第1，DMA控制器能访问通常在程序空间的RAM，不能访问在MCU子系统中执行的RAM，不能访问在DSP数据空间与API接口连接的RAM；第2，DMA控制器不能在McBSP DRR和DXR寄存器之间进行数据传输，不能在McBSP DRR或DXR寄存器与外部资源之间进行数据传输；第3，DMA控制器不能对外部资源进行32位的访问。

MCU和DSP之间通过片上共享的API存储器进行信息交换。API存储器是一个8K×16位字的DARAM（Dual-Access RAM）块。API存储器还可以被DSP用作通用数据或程序DARAM。在这个电路中，只有DSP存储器有DARAM。API通过分体切换控制寄存器可以选择两种操作模式之一：共享访问模式SAM（Shared-Access Mode）和主机模式HOM（Host-Only Mode）。在SAM模式下，DSP和MCU都可以访问API存储器。来自MCU的异步主机访问在内部被重新同步。如果DSP和MCU试图在同一时间进行访问操作，那么MCU进行优先访问，而DSP则等待1个周期。当DSP处于IDLE1模式时，SAM可以运行。在HOM模式下，只有MCU可以访问API存储器，对于DSP则禁止读访问。当DSP从一个复位相退出时，缺省配置是SAM模式。当DSP处于正常操作模式或IDLE1模式时，通常选择SAM模式；当DSP处于IDLE2或IDLE3模式时，通常选择HOM模式。

（5）DSP电源管理

DSP子系统具有3种省电模式，分别由IDLE1、IDLE2和IDLE3指令激活。在这种3种模式下，C54x DSP核进入睡眠状态，从而与正常模式相比大大降低了功耗。这3种模式的区别于对芯片内部模块的关闭程序及唤醒方式不同。在IDLE1模式下，关闭除DSP系统时钟以外的所DSP活动。因为系统时钟要用于DSP子系统外围模式，所以DSP外围电路能够继续工作。这样，外围（例如串口和定时器）则可以命名DSP离开省电状态。在IDLE2模式下，同时关闭DSP子系统的外围及DSP核，但是DSP子系统的锁相环（PLL）时钟放大器则仍将保持活动状态以便可以从IDLE2状态快速恢复。由于DSP子系统的外围在这种模式下被关闭，它们不能像IDLE1那样通过产生中断来唤醒C54x。然而，由于外围的完全关闭使功耗大大地降低了。为了终止IDLE2，可以通过复位或激活中断0来实现。IDLE3模式与IDLE2模式类似，只不过它还将关闭锁相环（PLL）电路。IDLE3用于获得最小可能的DSP功耗。另外，如果系统要求C54x运行在较低的速度下以节省功耗，那么IDLE3状态允许外部重新配置DSP PLL。与IDLE3一样，通过复位或激活断0可以终止IDLE3。