#1楼主：(求助)如何约束 FPGA输出信号 的 相位关系??
文章发表于：2008-08-23 10:30
我想让FPGA输出的两个信号之间有固定的相位关系，比如说输出一个时钟和一个数据。我希望在接收方利用 该时钟 的 上升沿 采样 数据正中。如何实现？？可以添加什么约束么？？
#3
文章发表于：2008-08-26 09:09
楼下的，推荐你去riple的博客上看一篇文章，对我帮助挺大的。
文章的名称是 FPGA时序问题一例——同步接口和输出寄存器布局位置约束
链接 http://blog.ednchina.com/riple/39897/message.aspx
感谢riple的帮助
#4
文章发表于：2008-08-27 22:10
答楼主，观察FPGA与外部芯片的接口时序，我觉得只能用逻辑分析仪或者双通道示波器实际测量。大家谁有更好的办法啊？
#5
文章发表于：2008-08-28 18:43
我现在越来越觉得SignalTap远没有想象中的那么好用了，sigh
还没见过逻辑分析仪长啥样儿呢，呵呵
#6
文章发表于：2008-09-08 23:36
首先，约束并不能实现你说的功能。如果非要加，只能用端口的偏移约束，就是offset after clock那个。
其次，你没有必要在数据中间采样，由于数据的建立时间，你数据是在发方上升沿输出，实际上数据线在发方时钟上升沿后会保持约3-5ns的时间，(这是我用示波器量到的真实值，LVCOMS 3.3 ) 这个时间足够收方用同一个时钟上升沿正确采样。我们在工程上一直都是这样做的。