#1楼主：关于时序收敛的困惑
文章发表于：2008-08-31 08:13
我不明白应该通过什么样的标准或者是手段来评判一个设计是否已经满足时序收敛的要求了呢？？
比如说，一个设计在Quartus编译后，时序报告（timing analyzer）并没有发现有建立时间和保持时间不满足的情况，我是否可以判定该设计不存在时序紧张，满足了时序收敛的要求了呢？？
我是一个小白，望高手指点！！！
#2
文章发表于：2008-09-01 21:57
除了内部时序，FPGA与外部芯片的接口时序也很重要。许多情况下，逻辑错误是可以通过仿真定位和排除的，内部时序可以通过静态时序分析工具检查，而接口时序的验证和调整往往是硬件调试的重点和难点。
我是另一个小黑，也请高手指点！！！
#3
文章发表于：2008-09-02 12:55
riple谦虚了，呵呵，对你说的接口时序难做有一些体会了
请教一下，静态时序分析该怎么做？？有什么工具么？
现在对时序还是比较头疼
#4
文章发表于：2008-09-02 16:52
我也是个小白，貌似静态时序分析在ISE的编译之后会有针对性地生成一个叫static timing report的文档吧，里面包含了设计所设计的静态时序报告。这个应该也算是静态时序分析？
再请教ripple个问题，使用逻辑分析仪算是什么类型的分析？
#5
文章发表于：2008-09-03 23:56
#3： Quartus和ISE都有内建的时序分析工具，都会在Place and Route之后进行静态时序分析并生成详尽的时序分析报告，时序分析报告可以帮助我们查找设计中的关键路径。试问谁人不对时序问题头疼？
￥4： 使用逻辑分析仪算是调试了吧，不算分析。